【华安证券】半导体深度报告：先进封装加速迭代，迈向2.5D／3D封装.pdf

2024-02-19

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1封装行业现状与发展趋势

1.1先进封装属于中道工艺，涉及部分前道工艺与设备

半导体工艺流程包括前道晶圆制造工序和后道封装测试工序。前道工序是晶圆制造工序。在前道工序中，晶圆经历了氧化、涂胶、光刻、刻蚀、离子注入、物理/化学气相沉积、抛光、晶圆检测、清洗等一系列步骤，每一步都需要相应的半导体制造设备。后道工序是封装测试工序。在后道工序中，尚未切割的晶圆片进入IC封测环节，经历磨片/背面减薄、切割、贴片、银浆固化、引线焊接、塑封、切筋成型、FT测试，每一环节同样需要相应的半导体封装设备与半导体测试设备。最终得到芯片成品。

传统封装已不能满足以人工智能、高性能计算为代表的新需求，先进封装技术应运而生，形成独特的中道工艺。先进封装也称为高密度封装，具有引脚数量较多、芯片系统较小和高集成化的特点。先进封装属于中道工序，包括清洗、溅射、涂胶、曝光、显影、电镀、去胶、刻蚀、涂覆助焊、回炉焊接、清洗、检测等一系列步骤。

与传统的后道封装测试工艺不同，先进封装的关键工艺需要在前道平台上完成，是前道工序的延伸。

1.2后摩尔时代，先进封装打破“存储墙”与“面积墙”

集成电路沿着两条技术路线发展，分别是More Moore和More-than-Moore。MoreMoore代表持续追随摩尔定律，致力于推动先进制程的发展。这一路线关键策略是通过不断微缩互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor,CMOS)器件的晶体管栅极尺寸，以增加芯片晶体管数量，从而提升芯片性能。目前，量产芯片的工艺制程已发展至3nm节点。全球范围内仅有少数企业，如台积电、英特尔和三星，具备10纳米及以下节点的制造能力。与MoreMoore相对应的是More-than-Moore,这一趋势旨在超越摩尔定律，将发展方向引向多样化。More-than-Moore采用先进封装技术，在一个系统内集成处理、模拟/射频、光电、能源、传感、生物等多种功能，从而实现了系统性能的全面提升。相对于传统封装方式，先进封装具有小型化、轻薄化、高密度、低功耗和功能融合等诸多优势，能够提升性能、拓展功能、优化形态、降低成本。

推进摩尔定律成本高昂，先进封装能够在不缩小制程节点的背景下，仅通过改进封装方式就能提升芯片性能。摩尔定律是指集成电路上可容纳的晶体管数目，约每隔18-24个月便会增加一倍，器件性能也将提升一倍。近年来，摩尔定律的尺寸微缩趋势放缓，先进制程已经逼近物理极限，通过迈向更先进的制程提升芯片性能的成本呈指数级增长。相比于采用45nm节点制造的250平方毫米芯片，采用1工艺节点后，每平方毫米的成本增加了1倍以上；而采用5nm工艺后，成本将增加4~5倍。与此同时，先进封装仍处于相对高成本效益的阶段。根据Semi,晶圆制造的设备投资占比超过80%，而封装测试的设备投资占比不到20%。

尽管先进封装同样需要使用光刻、刻蚀、沉积等设备，但相较于晶圆制造，先进封装所需的设备的精度要求低，其设备价值也相对较低。此外，先进封装技术目前正处于快速发展阶段，未来有较高的改进和降本空间。

“存储墙”制约算力性能发挥，先进封装实现近存计算和高带宽内存堆叠，提高传输效率。处理器的峰值算力每两年增长约3.1倍，而动态存储器的带宽每两年增长约1.4倍。存储器的发展速度远远落后于处理器，两者之间的差距达到1.7倍。

此外，日益增长的带宽需求量也是一个重要瓶颈。数据的爆发式增长对网络信息的传输速度和容量提出了更高的要求。在过去的几十年中，串行通信的速度从1Gb/s增长到100Gb/s，并行通信的速度从1Tb/s增长至100Tb/s。现有计算平台的架构基于冯·诺依曼的“存算分离”，使得数据需要频繁在存储单元和数据单元间搬移。

为了解决“存储墙”，业界提出了存内计算和近存计算两种方法。存内计算是指在存储单元中嵌入计算单元现数据的实时计算，这种计算方式可以大大减少数据搬运，降低能耗，提高计丹效率。近存计算则基于2.5D/3D先进封装技术，实现存储单元和计算单元的距离的缩短和多个高带宽内存的堆叠，高效地传输数据。

1.3封装技术持续迭代，发展趋势是小型化、高集成度

传统封装的主要作用包括机械保护、电气连接、机械连接和散热。1）机械保护：裸片易碎，容易受到物理性和化学性损坏。半导体封装的主要作用是通过将芯片和器件密封在环氧树脂模塑料（EMC）等封装材料中，保护它们免受物理性和化学性损坏。2)电气连接：裸片不能直接跟外部电路连接，封装通过芯片和系统之间的电气连接来为芯片供电，同时为芯片提供信号的输入和输出通路。3）机械连接：需将芯片可靠地连接至系统，以确保使用时芯片和系统之间连接良好。4)散热：封装需将半导体芯片和器件产生的热量迅速散发出去。在半导体产品工作过程中，电流通过电阻时会产生热量。半导体封装将芯片完全地包裹了起来，如果半导体封装无法有效散热，则芯片可能会过热，导致内部晶体管升温过快而无法工作。

先进封装在封装的四大功能的基础上，还肩负着提升芯片性能的作用。具体而言，先进封装对芯片的提升作用包括五个方面：一是实现芯片封装小型化、高密度化、多功能化：二是降低产品功耗、提升产品带宽、减小信号传输延迟：三是可实现异质异构的系统集成；四是延续摩尔定律，提升产品性能的有效途径；五是降低先进节点芯片的设计复杂度和制造成本，缩短开发周期、提高产品良率。

封装技术的发展趋势是小型化、高集成度，可分为四个阶段：1）第一阶段（1970年前)：直插型封装，特点是将电子元器件直接焊接在电路板上，并通过引脚与电路板相连，以双列直插封装DIP（Dual In-line Package）为主；2）第二阶段（1970-1990年)：表面贴装，其特点是使用更短更细的引线代替针脚或没有引脚，将电子元件直接粘贴在PCB的表面，然后通过加热或冷凝的方式将元件固定在电路板上。

主要包括小外形封装SOP（Small Outline Package）、J型引脚小外形封装SOJ(Small Outline J-leaded）、无引脚芯片载体LCC（Leadless Chip Carrier)、扁平方形封装QFP(Quad Flat Package)四大封装技术和针栅阵列PGA(Pin Grid Array)等技术；3）第三阶段（1990-2000年）：面积阵列封装，特点是用体积更小的焊球代替引线，这些球形金属接触点分布在芯片的表面上，形成一种类似于网格的布局。

包括BGA球栅阵列（Ball Grid Array)、CSP芯片尺寸封装（Chip Scale Package)、倒装芯片封装FC（Flip-Chip）等先进封装技术；4）第四阶段（2000年至今）：三维堆叠和异构集成，晶圆级封装WLP（Wafer Level Package)、系统级封装 SIP(System In Package)、扇出型封装FOr(Fan-Out)、2.5D/3D封装等先进封装技术百花齐放。总结来看，每一代封装技术的本质区别是芯片与电路连接方式的区别，随着封装技术的发展，实现了连接密度和传输速率不断提高。

2典型封装技术

2.1单芯片封装

2.1.1倒片封装（Flip-Chip）：芯片倒置，利用凸块连接

倒片封装舍弃金属引线，利用凸块（bumping)连接。传统的引线键合方法采用细金属线进行连接，通过热、压力和超声波能量，将金属引线与芯片焊盘以及基板焊盘牢固焊接，实现了芯片与基板之间的电气互连和芯片之间的信息传递。这一过程中，金属引线在焊接的过程中起到了关键作用，通过引线实现了有效的电连接。

引线键合广泛应用于射频模块、存储芯片以及微机电系统器件封装。而倒装封装舍弃引线，在芯片顶侧形成焊球，然后将芯片翻转贴到对应的外部电路的基板上，利用加热熔融的焊球实现芯片与基板焊盘结合。这种封装技术通常被广泛应用于高性能处理器（如CPU和GPU）、芯片组（Chipset）以及其他要求高密度互连和紧凑尺寸的集成电路封装。

倒片封装与引线键合在工艺的不同之处在于：1）倒片封装将芯片倒置，芯片正面倒扣在基板上；2)倒片封装舍弃金属引线，利用凸块连接，需要进行凸块键合。

与传统的引线键合相比，倒装芯片具备众多优势：1）更高的连接密度：传统的引线键合方法只有外部边缘用于连接，而倒装封装可以充分利用整个芯片表面区域进行互联。倒装芯片面阵列凸点能够提供更多的输入输出管脚，实现更高的传输速度和更低的延迟时间，适用于高功率集成电路封装。2)更短的互联距离：倒装芯片之间的电气连接不再依赖于传统的引线，而是通过焊点直接接触，减少了信号传输时的电阻、电感，降低信号延迟。3）更小的封装尺寸：倒片封装可以实现更小的封装尺寸，因为倒装芯片采用并行工艺，芯片之间的连接不再依赖于引线，而是通过焊点直接接触，减少了封装面积和体积。4)更高的散热效率：倒片封装可以实现更高的散热效率，因为倒装芯片不采用塑封封装，使得芯片背面可以进行有效的冷却，提高散热效率。5）更高的可靠性：倒片封装可以避免引线键合过程中出现的引线断裂、弯曲、错位等问题，通过环氧填充确保了封装的可靠性和耐久性。

倒片封装的关键工艺是Bumping。凸块是定向生长于芯片表面，与芯片焊盘直接相连或间接相连的具有金属导电特性的凸起物，按材质可分为金凸块、焊球凸块、铜柱凸块。主流的凸块工艺均采用圆片级加工，即在整片圆片表而的所有芯片上加工制作凸块，常用方式有蒸发方式、印刷方式和电镀方式。焊球电镀凸块的工艺流程为：首先，采用溅射或其它物理气相沉积的方式在圆片表面沉积一层Ti/Cu作为电镀所需种子层：其次，在圆片表面旋涂一定厚度的光刻胶，并运用光刻曝光工艺形成所需要图形；然后，圆片进入电镀机，通过控制电镀电流、时间等，从光刻胶开窗图形的底部开始生长并得到一定厚度的金属层作为UBM；最后，通过去除多余光刻胶、UBMEtching及回流工艺实现电镀凸块制作。

2.1.2扇入型/扇出型封装（Fan-In/Fan-Out）：在晶圆上进行整体封装，成本更低

晶圆级封装（Wafer-Level Packaging,WLP)是一种直接在晶圆上完成封装的技术。晶圆级封装与传统封装的区别在于，传统封装先将成品晶圆切割成单个芯片再封装；晶圆级封装在芯片还在晶圆上时就进行整体封装，封装完成再进行切割分片。晶圆级封装具备以下优点：1）成本更低：晶圆级封装的成本相对较低，因为批次性处理方式使得成品晶圆能够一次性全部封装。2）体积更小：晶圆级封装把整个芯片作为一个整体进行封装，此外，晶圆级封装通常采用无引脚或极少引脚的形式，进一步减小封装体积。

晶園级封装可分为两大类型：扇入型 WLCSP（Fan-In Wafer Level Chip ScalePackage,Fan-In WLCSP）和扇出型WLCSP（Fan-Out Wafer Level Chip ScalePackage,Fan-Out WLCSP)。在扇入型WLCSP中,封装尺寸与芯片本身尺寸相同，封装布线、绝缘层和锡球直接位于晶圆顶部。扇出型WLCSP在封装后的尺寸大于芯片本身尺寸，是指先对晶圆进行切割再封装，切割好的芯片排列在载体上，芯片与芯片之间的空隙用环氧树脂模塑料填充，重塑成晶圆。然后，这些晶圆将从载体中取出，进行晶圆级处理，并被切割成扇出型WLCSP单元。

扇入型WLCSP具备如下优点：1)尺寸最小化：扇入型封装实现了尺寸的最小化，最终的二维平面尺寸与芯片尺寸相同；2)工艺成本低：无需基板和导线等封装材料，因为锡球直接固定在芯片上：3）生产效率高：封装工艺在晶圆上一次性完成。但扇入型WLCSP也存在一些局限。由于采用硅芯片作为封装外壳，扇入型封装的物理和化学防护性能相对较弱。在封装尺寸上，如果封装锡球的陈列尺寸大于芯片尺寸，将无法进行封装。此外，如果晶圆上的芯片数量较少或生产良率较低，则扇入型WLCSP的封装成本要高于传统封装。扇入型封装常用于低I/O数量（一般小于400）和较小裸片尺寸的工艺中。

扇出型WLCSP是对扇入型封装的改进，具备如下优点：1）提高I/O数量：扇入型的封装锡球均位于芯片表面，而肩出型的封装锡球可以延伸至芯片以外。2)防护性能更强：扇出型封装受填充的环氧树脂模塑料保护。

WLP工艺流程的关键工艺为重新布线(RDL)。首先，涂覆第一层聚合物薄膜，以加强芯片的钝化层，起到应力缓冲的作用。聚合物种类有光敏聚酰亚胺（Pl)、苯并环丁烯（BCB）、聚苯并恶唑（PBO）。其次，重布线层（RDL），对芯片的铝/钢焊区位置重新布局，使新焊区满足对焊料球最小间距的要求，并使新焊区按照阵列排布。光刻胶作为选择性电镀的模板以规划RDL的线路图形，湿法蚀刻去除光刻胶和溅射层。然后，涂覆第二层聚合物薄膜，使圆片表面平坦化并保护RDL层。在第二层聚合物薄膜光刻出新焊区位置。随后，凸点下金属层(UBM)，采用和RDL一样的工艺流程制作。最后，为植球步骤，焊膏和焊料球通过掩膜板进行准确定位，将焊料球放置于UBM上，放入回流炉中，焊料经回流融化与UBM形成良好的浸润结合，达到良好的焊接效果。

2.2多芯片封装

2.2.12.5D/3D封装：多层芯片堆叠，AI驱动下HBM需求大增，CoWoS产能成为算力关键卡口

2.5D封装和3D封装的区别在于是否有硅中阶层（Si lnterposer）。在2.5D封装中，所有芯片和被动元器件均在基板平面上方，至少有部分芯片和被动元器件安装在中介层上，中介层通常作为一个载体，承载着各种电路组件和接口。而3D封装舍弃中介层，直接在芯片上打孔和布线，电气连接上下层芯片。所有芯片和被动元器件器件均位于基板平面上方，芯片堆叠在一起，在基板平面的上方有穿过芯片的硅通孔(TSV)，在基板平面的下方有基板的布线和过孔。

根据TSV被制作的时间顺序，有3种类型的TSV工艺。分为先通孔工艺（ViaFirst）、中通孔工艺（Via Middle）和后通孔工艺（Via Last）,分别指TSV制作在晶圆制作工艺中的前、中或后段。

Via First是指在器件（如MOSFET器件）结构制造之前，先进行TSV结构的通孔刻蚀，孔内沉积高温电介质（热氧沉积或化学气相沉积），然后填充掺杂的多晶硅。多余的多晶硅通过CMP去除。

Via Middle常常指在形成器件之后但在制造叠层之前制造的通孔工艺。在有源器件制程之后形成TSV结构，然后内部沉积电介质。淀积阻挡层钛金属和钢种子层，然后电镀钢填充通孔，或通过化学气相沉积钨金属填充通孔。

Via Last包括两种工艺。正面后通孔工艺是在Back End of Line（BEOL）工艺处理结束后，从晶圆正面形成通孔的一种制造工艺。从概念上讲，在晶圆上制造的后通孔工艺与中通孔工艺相似，但是对工艺温度有进一步的限制（必须小于400℃）。

背面后通孔工艺是在BEDL工艺处理结束后，从晶圆背面进行通孔结构的一种制造工艺。首先使用粘合剂将两个器件晶圆以面对面方式粘合，接下来，将顶部晶圆减薄，将TSV结构刻蚀至顶部晶圆和底部晶圆上的焊盘，孔内沉积电介质，最后，将金属沉积到TSV结构中并进行表面金属层再布线。

HBM使用2.5D/3D封装技术打破“内存墙”制约，成为AI及高性能计算需求下的主流方案。高带宽内存（High Bandwidth Memory,HBM)通过逻辑芯片和多层的DRAM堆叠来实现高速数据传输，突破了带宽瓶颈，成为Al训练芯片的首选。第一代HBM的架构由4层DRAM和逻辑芯片堆叠在一起，每层之间通过TSV和微凸点连接。每个HBM有8个通道，每个通道有128个I/O，因此每个HBM有1024个I/O，即合计1024个TSV位于HBM的中间区域。存储器和处理器通过无源转接板上的再布线层（RDL）将HBM逻辑芯片的端口物理层（Port PhysicalLayer,PHY)与处理器的PHY相连。HBM的性能较传统GDDR5更具优势,GDDR5的带宽最高可达32GB/s，而HBM1、HBM2和HBM2的带宽分别达到了128GB/s、307GB/s和819GB/s。其中，HBM内部的DRAM堆叠属于3D封装，而HBM与芯片其他部分合封于硅中介层大属于2.5D封装。

HBM的带宽提升源于堆栈式封装带来的高位宽以及l/O速率的提升。1)位宽：HBM的位宽是GDDR5的32倍。显存带宽是指显示芯片与显存之间的数据传输速率，带宽的计算公式为：显存带宽（GB/s）=显存实际频率（MHz）×显存数据倍率×显存等效位宽（bit）/8。GDDR5的频率可达1750MHz，采用4倍速率机制，其等效频率为7000MHz，但GDDR5内部I/O位宽仅32bit：相比之下，HBM的频率为500MHz，采用2倍速率机制，等效频率为1000MHz，但HBM内部I/O位宽高达1024bit，将带宽提升至128GB/s。HBM之所以能实现32倍于GDDR5的I/O位宽，是因为它采用了堆栈式设计，通过TSV堆栈方式将DRAM裸片垂直堆叠放置，从而实现在相同底面积上布置了数倍的DRAM颗粒，以达到更高的I/O数量。2）1/O速率：在数值上，I显存速率和显存频率是相等的，使带宽计算公式简化为：显存带宽（GB/s）=显存数据速率（Gbps）×显存等效位宽（bit）/8。这是因为显存速率表示每秒传输的数据位数，单位为bps(bits per second)，即bit·s-1。显存频率以MHz为单位，频率单位赫兹的本质就是s-1，描述了单位时间内完成周期性变化的次数。

因此，在数值上，显存速率和显存频率是相等的。根据JEDEC固态技术协会发布的HBM3标准，HBM3定义高达6.4Gb/s的数据速率，堆栈中的DRAM芯片数量（四到十六个）及其具体容量（每堆栈4GB到64GB）不等，计算得到初始HBM3堆栈可提供每堆栈819GB/s的传输带宽。

HBM堆栈层数增加对芯片间键合技术提出更高的要求，关键改进是使用混合键合替代原来的微凸点键合。混合键合是一种实现介质层与介质层、金属与金属界面无缝隙键合的技术，芯片键合界面由介质层（通常为SiO2)和金属（通常为Cu)组成。SiO2介质层为集成单元提供机械支撑与电气隔离，Cu-Cu键合提供芯片间的垂直电气互连。对于Cu和SiO2混合键合结构，首先要对键合表面进行等离子或快速原子束表面激活处理，之后进行直接键合，最后进行退火处理。退火在增强SiO2-SiO2键合强度的同时，也促进了Cu晶粒的生长和扩散以实现Cu-Cu键合。海士计划将混合键合技术应用于下一代HBM4产品，混合键合技术可以大幅缩小电极尺寸，从而实现更高的l/O密度，同时可以显著缩小芯片之间的间隙，减少产品厚度。

HBM的高密度连接和短互联间距，要求台积电的CoWoS封装技术。CoWoS是台积电于2012年研发的一种2.5D集成封装技术，可分为CoW和oS两步，CoW（chip on wafer）是将计算核心、I/O die、HBM等芯片封装在硅中介层上：然后再把 CoW芯片整体封装在基板（Substrate)上，即 oS(on substrate)环节。CoWoS可以节省空间，实现HBM所需的高互联密度和短距离连接；还能将不同制程的芯片封装在一起，在满足Al、GPU等加速运算的需求的同时控制成本。目前所有先进的Al计算芯片都使用HBM，而几乎所有HBM都封装在CoWoS上。

根据中介层材料的不同，CoWoS有三种变体：CoWoS-S(中介层是Si衬底）、CoWoS-R（中介层由RDL构成）和CoWoS-L（中介层由Chiplet和RDL组成）,其中CoWoS-S为量产主要配置。CoWoS-S利用硅片作为桥梁，芯片互联密度最高；出于成本的考虑，CoWoS-R采用有机转接板，但也导致芯片互联密度较低：CoWoS-L将小硅桥安装在有机转接板中，仅在芯片链接部分使用硅片，实现邻近芯片边缘的高密度连接，生产成本和性能介于CoWoS-R和CoWoS-S之间。

2024年，CoWoS预计为台积电带来70亿美元营收。Al需求驱动下，CoWoS在台积电营收的比重逐渐上升。根据Information Network估计，2022/2023/2024年CoWoS收入占台积电营收的比例将分别达到7.00%/7.49%/8.21%。以台积电2024年全年营收指引852.37亿美元估算，Al将带来约69.94亿美元的CoWoS营收，较2023年同比增长34.69%。

CoWoS的绝大多数需求来自Al。英伟达的H100、A100均由台积电代工，并使用CoWoS先进封装。根据 Omdia,2023Q3英伟达售出近50万个A100和H100GPU，Meta和微软是最大买家，其次是谷歌、亚马逊、甲骨文和腾讯。得益于人工智能和高性能计算的需求，本财年第三季度，Nvidia在数据中心硬件上获得了145亿美元的收入。庞大的需求量导致CoWoS产能供不应求。除了英伟达外，AMD的最新AI GPU产品MI300也导入台积电的CoWoS（2.5D）和SolC（3D）的技术。此外，还有一系列ASIC芯片，如英特尔的Habana Gaudi、谷歌的TPUv5e、亚马逊的Inferentia 和 Trainium芯片等。

根据我们的测算，CoWoS封装的单价为722.08美元/颗，2023年/2024年基于CoWoS的芯片出货量将达到346万颗/693万颗，其中供给英伟达的芯片分别为130万颗/433万颗。按照12英寸晶圆面积70695mm2和H100、A100、EpicGenoa、M300四种Al芯片平均面积980mm2，测算得到每张晶圆上芯片数约72颗。担圯Information Network给出的2022年CoWoS月产能为8500片以及前文测算022年台积电CoWoS收入，得到单颗芯片CoWoS封装价格约为722.08美元。而根据DigiTimes的报道，2023年CoWoS年产能约12万片，2024年将冲上24万片，其中英伟达将取得14.4-15万片。由于这些芯片多在7nm和5nm节点生产，保守假设良率为40%。我们以英伟达2023年和2024年分别取得4.5万片和15万片的产能来算，预计英伟达出货量约130万颗和433万颗。全体Al芯片出货量约346万颗和693万颗，对应2023年/2024年CoWoS将产生25亿美元/50亿美元收入。

供需短缺情况将在13个月内得到缓解，非台积供应链（nonTSMC）有机会受益。台积电已于2023年第二季度开始采取行动扩产，包括将部分InFO产能从龙潭转移至南科，以便在龙潭转扩CoWoS产能。2023年7月25日，台积电宣布拟投资900亿新台币（约206亿元人民币）于竹科辖下铜锣科学园区新建先进封装厂，以加速扩产CoWoS产能，预计2026年底建厂完成，2027年开始量产。此外，台积电同时也将部分委外至其他封测厂，联电、安靠、砂品等均提供产能支持。影响CoWoS扩产的关键是设备交货时间较长。台积电董事长刘德音在2023年9月6日出席大师论坛专题演讲会时称，CoWoS预期1年半后可100%满足客户需求。因此对非台积供应链来说，在CoW端接单的窗口期已不足13个月，加之扩产时间考虑，各封测厂商对于扩产态度与规模较为保守。

2.2.2系统级封装（SiP）：多个子芯片集成，良率更高

系统级封装（Systemln Package,Sip)是指将多个子芯片集成在一个封装中，从而实现一个基本完整的功能的封装方式。传统的摩尔定律主要关注处理器和存储器的技术发展趋势，而这些器件可能只占据整个系统中器件数目的10%。除此之外，系统中还包括电源、天线、过滤器、传感器、驱动电路、转换电路、开关、电阻和电容等。如果试图将这些技术集成在单一芯片中，可能会导致性能不佳。因此，业界正在积极开发SiP（系统级封装）等封装技术，以实现更好的性能和集成。

SiP封装技术介于SoC芯片和 chiplet封装之间。系统级芯片SoC（Systemona Chip）将不同功能元器件整合在单个芯片，开发时间长、良率低，且各功能模块的纳米制程必须相同。系统级封装SiP（System in a Package)将多芯片异构集成，开发时间较短、良率较高，部分可重复使用。单独IP集成Chiplet将一类满足特定功能的小芯粒通过die-to-die内部互联，各功能模块的纳米制程可以不同。

SiP可以采用水平式、堆叠式或嵌入式的封装方式。从结构上看，SiP可以分为三类，一类是2D封装结构，其中多个芯片水平排列在基板上，这种结构的封装面积较大，封装效率较低，但是工艺相对简单和稳定。另一类是堆叠封装，其中芯片垂直叠放，这种结构可以实现高效的封装，充分发挥SiP的技术优势，3DSiP的实现需要多种先进的封装工艺，如芯片堆叠(CoC)、硅通孔(TSV)等，以确保整个系统的可靠性和性能。还有一类是嵌入式封装，需要使用埋入式基底(Embedded Subtrate)技术。

2.2.3芯粒（Chiplet)：多颗小芯粒灵活组装，支持异构集成

Chiplet将芯片划分为小芯粒，具备灵活性和功能性优势。Chiplet对需要实现的复杂功能进行分解，然后开发出多种具有单一特定功能的裸芯片，这些来自不同功能、不同工艺节点的裸芯片可相互进行模块化组装，最终形成一个完整的芯片。

这种方法实现了异质集成，为芯片设计带来了更大的灵活性和可扩展性，有效提升了产品的功能性。当前，Chiplet架构主要应用于服务器处理器芯片、人工智能加速芯片、通信芯片、移动与桌面处理器芯片和晶圆级处理器芯片。

在Chiplet架构中，芯粒之间通过互连接口实现电气连接。这些芯粒通过D2D互连接口进行电气互连，同时通过硅转接板和基板进行物理连接。芯粒与硅转接板之间通过microbump互连，以支持芯粒间高速信号的高密度互连。硅转接板与底部基板之间则通过C4bump实现互连，用于传递电源和外部I/O等功能。

Chiplet具备良率、成本、异构计算优势，适用于复杂功能的定制化需求。由于Chiplet由多颗芯粒组成，单颗芯粒的面积较小，其良率高。直接设计一整块SoC的面积较大，可能导致较低的良率，从而带来高昂的成本。此外，Chiplet技术支持封装内部的异构集成，可以根据模块功能选择芯片制程，针对特定功能模块设计专用的高性能芯片，对于其他通用芯片粒采用成熟制程。

Chiplet封装技术也正迈向3D封装，互联节距持续缩小。Chiplet封装广泛使用各类先进封装技术，包括2DMCM、2.3D封装、2.5D-转接板、2.5D-FOP、2.7D-硅桥、3D封装-bumped、3D封装-bumpless等。封装结构已从2D封装发展到3D封装，互联间距从12um缩短至0.5um以下，bump节距从过去的130um缩小至3um。互连带宽逐步增加，互连质量逐步提升。

3先进封装市场

3.1市场规模：受下游旺盛需求拉动，先进封装增速高于传统封装

Al及高性能计算需求旺盛，先进封装景气度高于整体封装行业。根据JWInsights和Yole,全球先进封装市场规模有望从2022年378亿美元上升至2026年482亿美元，CAGR约为6.26%。从全球封装市场结构来看，2022年先进封装的市场份额为47.2%。由于先进封装市场增速超过传统分装市场增速，先进封装的市场份额将持续提升，预计至2026年将达到50.2%。

3.2竞争格局：海外IDM和Foundry掌握先进封装前沿技术

IDM（集成电路制造商）和Foundry（晶圆代工厂）开拓高端3D封装，而OSAT（外包封测公司）主攻中低端倒装、晶圃级封装。根据Yole，2022年集成电路先进封装市场中，OSATs的市场份额为65.1%,IDM的市场份额为22.6%,Foundry的市场份额为12.3%。先进封装头部六位玩家市场份额超70%，包括3所外包封测公司日月光（占比25.0%）、安靠（占比12.4%）、长电科技（占比8.8%），1所晶圆代工厂台积电（占比12.3%）以及2所集成电路制造商三星（占比9.4%）、英特尔（占比6.7%）。

4重点公司分析

4.1润欣科技：增资奇异摩尔，专注Chiplet 解决方案

润欣科技是国内领先的IC产品和IC解决方案提供商。公司成立于2000年，自成立以来一直专注于无线通信IC、射频IC和传感器件的分销、应用设计及技术创新。目前公司主要的IC供应商有高通、思佳讯、AVX/京瓷、安世半导体、瑞声科技、恒玄科技等，拥有美的集团、闻泰科技、大疆创新等客户。公司划分三个事业部：第一事业部负责工控和汽车电子客户，以射频、模拟、电源、分立元器件分销业务为主；第二事业部为声学、光学MEMS传感器事业部，主要服务手机和TWS耳机客户；第三事业部为AIOT事业部，负责无线连接芯片、智能处理器芯片和模数混合芯片业务的方案设计、芯片自研和定制业务设计。2022年12月，奇异摩尔与润欣科技签署战略合作框架协议，在芯片架构规划、逻辑设计、后端设计IP集成、流片工程服务、晶圆代工厂服务等方面开展合作，进一步完善从芯片架构设计、芯粒组合到定制芯片量产交付的Chiplet产业生态。

润欣科技在IC产品的应用设计和市场资源方面具有较强的优势，与奇异摩尔在 Chiplet解决方案方面的优势形成互补。奇异摩尔是一家专注于Chiplet互联芯粒产品研发及系统级解决方案服务提供商，成立于2021年初，是国内首批专注于2.5D及3D IC Chiplet产品及服务的公司，基于下一代计算体系架构，提供全球领先的Chiplet高性能通用芯粒及解决方案。客户只需自研部分核心芯粒，复用其他通用单元进行设计组合，即可快速形成所需专属高性能芯片，降低研发成本和设计周期。同时，通过Chiplet 超高速互连形成超大规模系统级芯片（M-SOC)，持续提升芯片性能，克服摩尔定律挑战。目前，奇异摩尔的产品包含高性能互联底座Basedie、高速互联IO Die、Die2DielP、Chiplet软件设计平台等，涵盖了高算力芯片客户所需的高速互联接口、分布式近存及高效电源网络等功能。公司核心管理团队来自全球半导体巨头公司，团队过往具有超过50亿美金业务管理及市场营销成功经验，及超过10+高性能Chiplet量产项目经验。2023年11月，润欣科技拟通过受让奇异摩尔的股东奇摩兆京的部分财产份额而间接持有奇异摩尔2.88%的股权权益，双方将基于各自的客户和技术优势，持续打造端到端定制化的Chiplet芯片设计服务平台，提供包含ASIC、算法设计、Chiplet晶粒封测和芯片交付，并为客户提供多样化的IP、功能芯粒选择和异构设计服务。

4.2通富微电：封测行业全球第四，提供国内最完善的Chiplet封装解决方案

通富微电是一家国内领先、世界先进的集成电路封装测试服务提供商。专注于为全球客户提供从设计仿真到封装测试的一站式解决方案。公司的产品、技术、服务覆盖了人工智能、高性能计算、大数据存储、显示驱动、5G等网络通讯、信息终端、消费终端、物联网、汽车电子、工业控制等多个领域。公司是AMD最大的封装测试供应商，占其订单总数的80%以上，收购AMD苏州及AMD槟城各85%股权。

凭借7nm、5nm、FCBGA、Chiplet等先进技术优势，以及不断强化与AMD等行业领先企业的深度合作，公司巩固和扩大先进产品市占率，2022年在全球封测行业的市占率为6.51%，上升至全球第四。

公司构建了国内最完善的Chiplet封装解决方案，7nm产品已大规模量产，5nm产品已完成研发并逐步量产。公司通过在多芯片组件、集成扇出封装、2.5D/3D等先进封装技术方面的提前布局，构建八大封装产品矩阵，并且已为AMD大规模量产Chiplet产品。FC产品方面，已完成5nm制程的FC技术产品认证，同时在多芯片MCM技术方面已确保9颗芯片的MCM封装技术能力，并推进13颗芯片的MCM研发；在超大尺寸FCBGA-MCM高散热技术方面，具备了Indium TIM等行业前沿材料的稳定量产能力，并成功完成了新型散热片的开发，继续保持公司在FCBGA封装技术方面的行业领先地位。公司先后承担了多项国家级项目，并取得了丰硕的创新成栗：自建2.5D/3D产线全线通线，1+4产品及4层/8层堆叠产品研发稳步推进：基于Chip Last工艺的Fan-out技术，实现5层RDL超大尺寸封装（65×65mm）：超大多芯片FCBGAMCM技术，实现最高13颗芯片集成及100×100mm以上超大封装。公司将持续开展以超大尺寸FO及2.5D技术为代表的先进封装技术和产品研发，持续推进5nm、4nm、3nm新品研发，不断强化与客户的深度合作，满足客户AI算力等方面的需求。

4.3甬矽电子：Bumping通线量产，打造“Bumping+CP+FC+FT”一站式封测平台

甬砂电子自成立之初即聚焦集成电路封测业务中的先进封装领域。公司于2017年11月设立，管理团队具有日月光、长电科技背景，全部产品均为QFN/DFN、WB-LGA、WB-BGA、Hybrid-BGA、FC-LGA等中高端先进封装形式。下游客户主要为集成电路设计企业，包括恒玄科技、晶晨股份、富瀚微、联发科、北京君正等，产品主要应用于射频前端芯片、AP类SoC芯片、触控芯片、WiFi芯片、蓝牙芯片、MCU等物联网芯片、电源管理芯片、计算类芯片、工业类和消费类产品等领域。目前，公司封装产品根据技术可分为四类，包括系统级封装产品（SiP）、扁平无引脚封装产品（QFN/DFN）、高密度细间距凸点倒装产品（FC类产品）、微机电系统传感器（MEMS），2022年营收占比分别为56.28%、29.02%、13.42%、0.25%。Bumping已通线量产，初步形成“Bumping+CP+FC+FT”一站式交付能力。

在Bumping方面，公司Bumping项目已通线量产，以12时为主，有少量客户需要8时也会匹配其需求。公司研发的Bumping先进封装技术，微凸块最小高度为20um，最小凸秧直径20um，最小间距可达34um，单晶粒（3mm*3mm）上的凸块数量达到了3000个以上。公司研发的细线宽技术，最小线宽可达5um，最小线间距可达5um。

通过实施Bumping项目，掌握了RDL及凸点加工能力，为公司后续开展晶圆级封装、扇出式封装及2.5D/3D封装奠定了工艺基础。在倒装芯片FlipChip方面，FC-CSP/FC-BGA为先进的高精度倒装芯片级封装，具有铜柱或焊料凸块，将芯片翻转并连接到基板上。公司量产的FC-CSP先进封装倒装芯片，封装尺寸达到17mm*17mm以上，最小凸点间距＜80um，最小凸点直径40um，单晶粒上的凸点数量在3400个以上：公司开发的高密度FC-BGA产品，单晶粒上的凸点数量达到了18000个。在射频芯片/模组封装方面，公司已实现5G高密度射频模组PAMiF、PAMiD批量量产，成功开发DiFEM模组工艺。同时公司紧跟射频模组技术的发展趋势，布局开发更高集成密度的双面Double side SiP（DBSiP)先进模组技术。

此外，公司在SiP、BGA、QFN、MEMS领域也拥有先进的核心技术。公司一期项目以成熟的QFN和SiP等产品为主：二期总投资111亿元，以Bumping、FC及晶圆级封装为主，达产后具备年销售额80亿元的生产能力。

4.4其他先进封装相关公司

长电科技：全球领先的OSAT厂商，Chiplet 4nm节点芯片封装出货。长电科技以10.71%的市占率在2022年全球委外封测（OSAT）榜单中排名第三，中国大陆第一。公司的先进封装技术覆盖全面，包括晶圆级封装（WLP）、2.5D/3D封装、系统级封装(SiP)、高性能倒装芯片封装（FC)和引线键合技术等。公司研发的XDFOIChiplet高密度多维异构集成系列工艺已进入稳定量产阶段，同步实现国际客户4nm节点多芯片系统集成封装产品出货，最大封装体面积约为1500mm2的系统级封装。

华天科技：推出三维晶圆级封装平台3DMatrix，六大生产基地分工明确。公司为专业的集成电路封装测试代工企业，现已掌握了SiP、FC、TSV、Bumping、Fan-Out、WLP、3D等集成电路先进封装技术，目前已构建三维晶圆级封装平台3DMatrix,由TSV、eSiFo（Fan-out)、3D SIP三大封装技术构成。公司有六大主要生产基地：天水基地以引线框架类产品为主，产品主要涉及驱动电路、电源管理蓝牙、MCU、NORFlash等。西安基地以基板类和QFN、DFN产品为主，产品主要涉及射频、MEMS、指纹产品、汽车电子、MCU、电源管理等。南京基地以存储器、MEMS等集成电路产品的封装测试为主，涵盖引线框架类、基板类、晶圆级全系列。昆山基地为封装晶圆级产品，主要产品包括TSV、Bumping、WLCSP、Fan-Out等。韶关基地以引线框架类封装产品、显示器件和显示模组产品为主。Unisem封装产品包括引线框架类、基板类以及晶圆级产品，主要以射频类产品为主。

晶方科技：聚焦CIS封测，具备晶圆级芯片尺寸封装量产能力。公司专注于传感器领域的封装测试业务，同时具备8英寸、12英寸晶圆级芯片尺寸封装技术规模量产封装线，涵盖晶圆级到芯片级的一站式综合封装服务能力。封装产品主要包括图像传感器芯片、生物身份识别芯片、MEMS芯片等。公司自主研发了超薄晶圆级芯片尺寸封装技术、硅通孔封装技术、扇出型封装技术、系统级封装技术及应用于汽车电子产品的封装技术等，并引进了光学型晶圆级芯片尺寸封装技术、空腔型晶圆级芯片尺寸封装技术。客户群体涵盖SONY、豪威科技、格科微、思特威等全球知名传感器设计企业。

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