【国信证券】先进封装深厚积累铺就长期成长之路.pdf

2023-04-03

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公司概况：国内领先的集成电路制造和技术服务提供商

成立于1972年，专注于半导体的封装和测试

江苏长电科技股份有限公司创立于 1972 年，是全球领先的集成电路制造和技术服务提供商。公司前身为 1972 年成立的江阴晶体管厂，1989 年实现集成电路自动化生产线全面投产，2000 年改制为江苏长电科技股份有限公司，2003 年在上海证券交易所正式上市。从营收规模上来看，长电科技位列全球前十大专业封测企业第三，仅次于日月光及安靠。

长电科技在提供全方位的晶圆级技术解决方案平台方面处于行业领先地位，位列全球第三大专业封装测试公司。公司提供的解决方案包括扇入型晶圆级封装 (FIWLP)、扇出型晶圆级封装(FOWLP)、集成无源器件(IPD)、硅通孔 (TSV)、包封芯片封装(ECP)、射频识别(RFID)，并且能广泛应用于 5G 移动处理器、WiFi 路由器及功放、车载信息于娱乐系统、可穿戴设备、功能性服务器、通用处理器等。

公司在全球拥有 23000 多名员工，在中国、韩国和新加坡设有六大生产基地和两大研发中心，在 20 多个国家和地区设有业务机构，可与全球客户进行紧密的技术合作并提供高效的产业链支持。其中本部江阴工厂从事凸块、晶圆级封装、倒装及测试、引线框封装、基板封装和 SiP；滁州工厂从事小功率器件引线框封装、分立器件及测试；宿迁工厂从事大功率器件引线框封装、集成电路封装、倒装及测试；新加坡厂区，为星科金朋新加坡厂为主，从事晶圆级封装、eWLB、引线框封装、测试；长电韩国为星科金朋韩国厂，从事芯片堆叠 PoP、倒装及测试，长电韩国设立 SiP 封装厂和星科金朋韩国协调拓展国内外客户。

大基金和中芯国际为前二大股东，三方协同成就全球封测龙头

大基金和中芯国际为公司前二大股东。截至 2022 年 12 月，国家集成电路产业基金持股 13.31%，芯电半导体持股 12.86%，仍为公司仅有持股 10%以上的股东。其中芯电半导体为中芯国际间接全资子公司。 2014 年，彼时全球第六大封测厂的长电科技联合国家集成电路大基金和中芯国际旗下芯电半导体，设立“长电新科-长电新朋-新加坡 JCET 公司”三级架构，成功收购全球第四大封测厂星科金朋，交易金额为 7.8 亿美元。此后，中芯国际和大基金逐渐退出交易结构。 2015 年，中芯国际通过认购长电科技非公开发行成为长电科技单一第一大股东。此后，大基金于 2018 年以 29 亿元认购长电非公开发行股票，持股不超过 19%，超越中芯国际成为长电科技第一大股东。

高永岗获任长电科技新任董事长，管理层兼具有深厚本土和国际半导体行业经验。3 月 1 日，中芯国际董事长高永岗先生获任长电科技董事长，接替前董事长周子学先生。公司继续聘任郑力先生出任公司首席执行长、罗宏伟先生为执行副总裁、李春兴先生为首席技术长、吴宏鲲先生为董事会秘书。股权激励助力团队高效成长，打造全球技术领先企业。为满足核心人才队伍和公司整体事业迫切的共同进步需求、强化可持续发展能力，2022 年公司发布股权激励计划，拟向 1382 名中层管理人员及核心技术（业务）授予股票期权数量为 3113.00 万份。本次激励计划，以 2020-2021 年两年营业收入均值及扣非净利润均值为业绩基数，考核年度为 2022-2024 年。

全行业景气叠加先进封装占比提升，公司业绩开始突破性提升

2015 年，成功收购星科金朋实现合并报表后(其中 2015 年合并星科金朋 8-12 月营收 32 亿元)，公司营收实现大幅提升。由于半导体行业景气度下滑导致星科金朋亏损、并购带来费用支出以及内部整合支出，公司 2015-2019 年净利润处于低位，2018 年由于计提商誉及资产减值、消化赎回 4.25 亿美元优先票据溢价及摊销费用、部分金融工具公允价值变动等，归属于上市公司股东净利润出现 9.39 亿元亏损。此后，随着公司顺利渡过整合阵痛期，持续优化产品组合，聚焦高附加值应用，积极布局包括移动终端、高性能计算、车载电子、人工智能与物联网等领域，持续提升市场竞争力，在 2020 年开启半导体景气周期中实现盈利能力快速提升。 2022 年，长电科技实现营收 337.6 亿元，同比增长 10.7%；实现归母净利润 32.32 亿元，同比增长 9.2%。

自 2018 年公司毛利率和净利率显著改善，费用率呈大幅优化趋势。2018-2022 年，公司毛利率好净利率分别从 11.2%和-3.9%提升至 17.0%和 9.6%。“四费”费用率从 18.0%降至 11.4%。2022 年，公司研发费用率、管理费用率、销售费用率、财务费用率分别为 3.9%、6.6%、0.5%、0.4%。

后摩尔时代，先进封装成为产业焦点

芯片封装测试随半导体产业发展重要性日渐提升

芯片封装和测试是芯片制造的关键一环。集成电路对使用环境具有较高的要求，不能长时间裸露在外部环境中空气中的杂质、腐蚀性气体甚至水蒸气都会腐蚀集成电路芯片上的精密蚀刻电路，导致性能下降或者失效。为了防止外部环境对芯片的损害，就必须用特定工艺将集成电路芯片包裹起来。芯片封装就是用特定材料、工艺技术对芯片进行安放、固定、密封，保护芯片性能，并将芯片上的接点连接到封装外壳上，实现芯片内部功能的外部延伸。芯片封装完成后，芯片测试确保封装的芯片符合性能要求。通常认为，集成电路封装主要有电气特性的保持、芯片保护、应力缓和及尺寸调整配合四大功能。

半导体产业垂直分工造就专业委外封装测试企业(OSAT)。20 世纪 70 年代开始，随着半导体技术日益成熟，晶圆制程和封装工艺进步日新月异，一体化的 IDM 公司逐渐在晶圆制程和封装技术方面难以保持技术先进性。为了应对激烈的市场竞争，大型半导体 IDM 公司逐步将封装测试环节剥离，交由专业的封测公司处理，封测行业变成集成电路行业中一个独立子行业。 20 世纪 90 年代，随着全球化进程加快、国际分工职能深化，以及集成电路制程难度的不断提高，集成电路产业链开始向专业化的分工方向发展，逐渐形成了独立的半导体设计企业、晶圆制造代工企业和封装测试企业。

封测行业随半导体制造功能、性能、集成度需求提升不断迭代新型封装技术。根据《中国半导体封装业的发展》，迄今为止全球集成电路封装技术一共经历了五个发展阶段。当前，全球封装行业的主流技术处于以 CSP、BGA 为主的第三阶段，并向以系统级封装(SiP）、倒装焊封装（FC）、芯片上制作凸点（Bumping）为代表的第四阶段和第五阶段封装技术迈进。全球半导体封装行业就保持稳定增长，先进封装市场规模将于 2027 年首次超过传统封装。根据 Semiconductor Engineering 预测，全球半导体封装市场规模将由 2020 年 650.4 亿美元增长至 2027 年 1186 亿美元，复合增长率为 6.6%。受益于数据中心、新能源汽车、5G、人工智能产业的发展，先进封装复合增长率超过传统封装，有望于 2027 年市场规模超过传统封装，达到 616 亿美元。

大算力遭遇后摩尔时代，异构集成引吭高歌

“后摩尔时代”，大算力芯片的发展受制造成本和“存储墙”、“面积墙”、“功耗墙”和“功能墙”制约。2015 年以后，集成电路制程的发展进入了瓶颈，7nm、 5nm、3nm 制程的量产进度均落后于预期。随着台积电宣布 2nm 制程工艺实现突破，集成电路制程工艺已接近物理尺寸的极限，集成电路行业进入了“后摩尔时代”。

从成本端来看，IC Insights 统计，28nm 制程节点的芯片开发成本为 5130 万美元， 16nm 节点的开发成本为 1 亿美元，7nm 节点的开发成本需要 2.97 亿美元，5nm 节点开发成本上升至 5.4 亿美元。从技术端来讲，大算力芯片面临“存储墙”、“面积墙”、“功耗墙”和“功能墙”制约。 “存储墙”：处理器算力超过存储芯片存取能力，导致综合算力被存储器制约。据行业预计，处理器的峰值算力每两年增长 3.1 倍，而动态存储器(DRAM)的带宽每两年增长 1.4 倍，存储器的发展速度远落后于处理器，相差 1.7 倍。

“面积墙”：芯片制程相同时，通过增大芯片面积可以集成更多的晶体管数量，从而提升芯片的性能.然而，单颗芯片尺寸受限于光刻机的光罩极限，且芯片制造良率随尺寸增大二降低，从而增加成本。当前最先进的 EUV 光刻机的最大光罩面积为 26 mm×33 mm。2020 年，英伟达 A100 GPU 芯片，采用台积电 7nm 工艺，通过常规手段制造了接近 1 个光罩面积的芯片，面积达 25.5 mm×32.4 mm。 “功耗墙”：近年来单个 GPU 和 CPU 的热设计功耗（Thermal Design Power, TDP）逐年增大。预计 2024 年单个 GPU 的 TDP 将突破千瓦级，由多个 GPU 芯片和高带宽存储器（High Bandwidth Memory, HBM）阵列组成的系统，TDP 可能突破万瓦级，热设计者将面临极大的挑战 “功能墙”：单一衬底可实现的功能有限，芯片面积和数量大幅提升造成整系统集成度无法再提高。

异构集成突破制程瓶颈，Chiplet成为关键技术

芯粒异构集将成为后摩尔时代集成电路发展的关键路径和突破口。芯粒(Chiplet) 是指预先制造好、具有特定功能、可组合集成的晶片（Die），应用系统级封装技术(SiP)，通过有效的片间互联和封装架构，将不同功能、不同工艺节点的制造的芯片封装到一起，即成为一颗异构集成(Heterogeneous Integration)的芯片。通过芯片异构集成，将传感、存储、计算、通信等不同功能的元器件集成在一起，成为解决只靠先进制程迭代难以突破的平衡计算性能、功耗、成本的难点。

关键技术#1：硅通孔技术(TSV) 硅通孔技术（TSV，Through Silicon Via）为连接硅晶圆两面并与硅衬底和其他通孔绝缘的电互连结构，可以穿过硅基板实现硅片内部垂直电互联，这项技术是目前唯一的垂直电互联技术，是实现 2.5D、3D 先进封装的关键技术之一,主要用于硅转接板、芯片三维堆叠等方面。TSV 的尺寸多为 10μm×100μm 和 30μm×200 μm，开口率介于 0.1%-1%。相比平面互连，TSV 可减小互连长度和信号延迟，降低寄生电容和电感，实现芯片间的低功耗和高速通信，增加宽带和封装小型化。

借助 TSV 技术，英伟达采用台积电第 4 代 CoWoS 技术封装了 A100 GPU,实现一颗 A100 GPU 和 6 个三星 HBM2 集成为一颗芯片。该技术将多颗芯片键合至硅基转接板晶圆上(Si Interposer)，形成逻辑 SoC 芯片和 HBM 阵列，通过 RDL 和 TSV 形成互联并连接硅基转接板晶圆凸点。英特尔Foveros技术（3D Face to Face Chip Stack for heterogeneous integration）亦通过 3D TSV 实现 3D 堆叠异构封装技术。 HBM 亦是通过 TSV 技术连通堆叠的 DRAM，实现对 “ 存储墙 ” 突破。 HBM （High-Bandwidth Memory ）高带宽内存，主要针对高端显卡市场。HBM 使用了 3D TSV 和 2.5D TSV 技术，通过 3D TSV 把多块内存芯片堆叠在一起，并使用 2.5D TSV 技术把堆叠内存芯片和 GPU 在载板上实现互连。

关键技术#2：EMIB 。嵌入式多芯片互连桥先进封装技术（EMIB，Embedded Multi-Die Interconnect Bridge）是 X-Y 平面延伸的先进封装技术。EMIB 是由英特尔提出并积极应用的， EMIB 理念跟基于硅中介层的 2.5D 封装类似，是通过硅片进行局部高密度互连。与传统 2.5D 封装的相比，因为没有硅中介层和 TSV，EMIB 技术具有正常的封装良率、无需额外工艺和设计简单等优点，EMIB 硅片面积也更微小、更灵活、更经济。采用 EMIB 技术，CPU、GPU 对工艺要求高，可以使用 10nm 工艺，IO 单元、通讯单元可以使用 14nm 工艺，内存部分则可以使用 22nm 工艺，采用 EMIB 先进封装技术可以把三种不同工艺整合到一起成为一个处理器。

通过整合 EMIB 和 Fovoros，CO-EMIB 实现更高集成度异构集成。利用利用高密度的互连技术，将 EMIB2D 封装和 Foveros 3D 封装技术结合在一起，实现高带宽、低功耗，以及相当有竞争力的 I/O 密度。Co-EMIB 能连接更高的计算性能和能力，让两个或多个 Foveros 元件互连从而基本达到 SoC 性能，还能以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块。

关键技术#3：超高密度扇出（UHD Fan-Out）。扇出型封装扇出（Fan-Out）相对于扇入（Fan-In）具备实现更多 I/O 等能力，从而成为多芯粒异构集成重要技术。扇出和扇入型工艺相似，当芯片被加工切割完毕之后，会放置在基于环氧树脂模制化合物的晶圆上，这被称为重构晶圆。然后,在模制化合物上形成再分布层（RDL）。RDL 是金属铜连接走线，将封装各个部分进行电气连接，最后，重构晶圆上的单个封装就会被切割。两者最大的差异在于在扇入型封装中 RDL 向内布线，而在扇出型封装中 RDL 既可向内又可向外布线。因此，扇入型封装最大只能容许约 200 个 I/O，而扇出型封装可以实现更多的 I/O。

2020 年，台积电发布集成扇出型晶圆上系统（InFO_SoW），通过超高密度扇出封装技术将多颗好的晶粒、供电、散热模块和连接器紧凑地集成在晶圆上，包含 6 层 RDL，前 3 层线宽/线距为 5/5 μm，用于细线路芯片间互连；后 3 层线宽/线距为 15/20 μm，用于供电和连接器互连。相比印制电路板级多芯片模块，InFO_SoW 具有高带宽、低延迟和低功耗的特点。

UCIe联盟汇聚全球科技巨头，推动Chiplet异构集成快速发展

UCIe 联盟成立并发布统一 Chiplet 互联互通标准，全球科技大厂纷纷加入推动 Chiplet 异构集成进入发展快车道。2022 年 3 月 3 日，英特尔、AMD、ARM、高通、台积电、三星、日月光、GoogleCloud、Meta、微软等十大行业巨头联合成立了 Chiplet 标准联盟，正式推出了通用 Chiplet 高速互联标准“Universal Chiplet Interconnect Express”（通用芯粒互连，简称“UCIe”），旨在定义一个开放、可互操作的芯粒（Chiplet）生态系统标准。2022 年 6 月，长电科技成为首家加入 UCIe 联盟的国内封测企业。

UCIe 标准的确定有望转变目前异构芯片各家单打独斗的局面，拥有可靠的数据传输和链路管理。设计者和芯片制造商都可以利用现有的 PCIe/CXL 软件，将芯片设计走向更加灵活的设计思路，满足多样化定制需求，最大化地将各晶圆厂和科技公司的优势相结合，在高效设计、封装、成本方面达到完美的平衡点。

Chiplet 异构集成的关键技术市场规模进入快速增长期，全球半导体制造巨头纷纷加大投入。根据 Yole 预计，至 2027 年，全球超高密度扇出、HBM、硅中介层、 EMIB/Co-EMIB 等为代表的高性能封装方案市场规模将由 2021 年的 27.4 亿美元增长至 78.7 亿美元，复合增长率为 19%。根据 Yole 统计，2021 年全球头部半导体制造公司在高性能封装投资达到 119 亿美元，其中英特尔、台积电和日月光占据前三。长电科技和通富微电排名全球第 6 和第 7。

先进封装开花结果，Chiplet进入量产

聚焦关键应用先进封装，成品制造技术布局全面

长电科技聚焦关键应用领域，在 5G 通信类、高性能计算、消费类、汽车和工业等重要领域拥有行业领先的半导体先进封装技术（如 SiP、WL-CSP、FC、eWLB、 PiP、PoP 及 XDFOI™系列等）以及混合信号/射频集成电路测试和资源优势，并实现规模量产，能够为市场和客户提供量身定制的技术解决方案。 2.5/3D 集成技术：应对当前先进工艺芯片更高集成度，更好电气性能、更低时延，以及更短垂直互连的要求，长电科技积极推动传统封装技术的突破，率先在晶圆级封装、倒装芯片互连、硅通孔等领域中采用多种创新集成技术，以开发差异化的解决方案，帮助客户在其服务的市场中取得成功。公司的 2.5/3D 集成解决方案包括堆叠芯片封装、层叠封装、封装内封装、2.5D / 多芯片 eWLB 和 QFP-SD 等。

晶圆级封装：长电科技在提供全方位的晶圆级技术解决方案平台方面处于行业领先地位，提供的解决方案包括扇入型晶圆级封装 (FIWLP)、扇出型晶圆级封装 (FOWLP)、集成无源器件 (IPD)、硅通孔 (TSV)、包封芯片封装 (ECP)、射频识别 (RFID)。系统级封装(SiP):长电科技在 SiP 封装的优势体现在 3 种先进技术：双面塑形技术、EMI 电磁屏蔽技术、激光辅助键合（LAB）技术 1.双面成型有效地降低了封装的外形尺寸，缩短了多个裸芯片和无源器件的连接，降低了电阻，并改善了系统电气性能。2.对于 EMI 屏蔽，JCET 使用背面金属化技术来有效地提高热导率和 EMI 屏蔽。3.长电科技使用激光辅助键合来克服传统的回流键合问题，例如 CTE 不匹配，高翘曲，高热机械应力等导致可靠性问题。

倒装封装技术：长电科技提供丰富的倒装芯片产品组合，从搭载无源元器件的大型单芯片封装，到模块和复杂的先进 3D 封装，包含多种不同的低成本创新选项。长电科技还拥有配套 Chiplet 必不可少的后道超大尺寸 FCBGA 封装的大规模量产和测试经验，以及用于高速存储芯片的 16 层芯片超薄堆叠及互联技术能力，确保相关技术和生产制造经验在国内外同业中均处于领先地位。公司与客户共同开发了基于高密度 Fan-out 封装技术的 2.5D fcBGA 产品，同时认证通过 TSV 异质键合 3D SoC 的 fcBGA, 提升了集成芯片的数量和性能，为进一步全面开发 Chiplet 所需高密度高性能封装技术奠定了坚实的基础。

公司专利增长数量和布局范围在国内大幅领先，位居全球第二。根据智慧芽洞察数据，2022/1/14-2023/1/31 期间，长电科技增长 256 件，累计专利数量 4916 件，均在国内封测行业领先。其中长电科技新增海外专利 60 件，在美国、新加坡、中国台湾、韩国和日本的专利布局量均有增长，并以拥有超过 2500 件专利远超国内友商。目前公司专利数量仅次于日月光，位居全球第二。

Chiplet异构封装进入稳定量产，提升大算力芯片市场份额

公司在先进封装长期积累的结出 XDFOI™ Chiplet 硕果。2021 年 7 月，公司集合长期各项先进封装技术积累，正式推出面向 Chiplet（小芯片）的高密度多维异构集成技术平台 XDFOI™，利用协同设计理念实现了芯片成品集成与测试一体化，涵盖 2D、2.5D、3D Chiplet 集成技术。长电科技 XDFOI™技术可将有机重布线堆叠中介层厚度控制在 50μm 以内，微凸点(µBump)中心距为 40μm，实现在更薄和更小单位面积内进行高密度的各种工艺集成，达到更高的集成度、更强的模块功能和更小的封装尺寸。同时，还可以在封装体背面进行金属沉积，在有效提高散热效率的同时，根据设计需要增强封装的电磁屏蔽能力，提升芯片成品良率。

公司 Chiplet 高密度多维异构集成系列工艺进入稳定量产阶段，有望提升其在大算力芯片市场份额。1 月 5 日，公司宣布其 XDFOI™Chiplet 高密度多维异构集成系列工艺已按计划进入稳定量产阶段，同步实现国际客户 4nm 节点多芯片系统集成封装产品出货，最大封装体面积约为1500mm²的系统级封装。公司充分发挥XDFOI ™ Chiplet 高密度多维异构集成系列工艺的技术优势，有望提升其在集成度和算力有较高要求的 FPGA、CPU、GPU、AI 和 5G 网络芯片等市场的发展。

盈利预测

我们预计公司 2023-2025 年营收同比增长 6.0%/14.6%/16.6% 至 357.9/410.2/478.5 亿元，归母净利润同比增长 6.2%/23.6%/27.5% 至 34.3/42.4/54.1 亿元。主要预测假设和逻辑如下：公司目前有六大生产基地，其中江阴本部工厂、滁州工厂和宿迁工厂主要为传统封装，目前半导体景气度处由弱转复苏阶段，预计 2023-2025 年营收同比增长 -10%、8%、10%/-8%、10%、12%/-8%、10、10%。长电先进、星科金朋新加坡、长电韩国主要以先进封装为主，拥有众多国内外大客户，需求较为稳定，且先进封装有助于公司封装和测试业务价值量提升，预计 2023-2025 年上述三个厂营收同比增长-8%、8%、10%/10%、15%、18%/10%、17%、18%。综合毛利率预计先降后升，分别为 16.2%、16.3%、17.0%。

（本文仅供参考，不代表我们的任何投资建议。如需使用相关信息，请参阅报告原文。）