【东吴证券】先进封装赋能AI计算，国内龙头加速布局.pdf

2024-03-06

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1. 先进封装的基本逻辑是增加触点连接，解决摩尔上限

1.1. 纳米制程因量子隧穿效应及高成本低良率，提升困难

半导体制程工艺因量子隧穿效应及高成本低良率，难以继续提升。半导体及芯片发明以来，主流的发展方向是对摩尔定律的延伸，不断缩小晶体管的制程。缩小制程能够缩小芯片尺寸、提升芯片承载晶体管数，从而提升芯片算力、速度及性能、减小功耗、降低成本。随着制程工艺进入纳米级别，制程的提升越发艰难。主要的阻碍来自两方面。

量子隧穿效应（短沟道效应的一种）使得晶体管漏电、芯片发热，导致芯片性能下降、功耗增加。晶体管的工作原理是通过对栅极(Gate)施放电压，控制沟道中的自由电荷，以控制从源极(Source)到漏极(Drain)的电流通断，从而传递出 0 或 1 的电信号。当栅极两端电压为 0 时，源极和漏极之间没有自由电荷，无法通电；当栅极两端存在方向正确的电压时，源极和漏极间便存在被吸引来的自由电荷，电路导通。制程，即为栅极或沟道的等效宽度。当缩小沟道宽度至一定数值时，即使栅极两端电压为 0，由于微观电荷的随机运动，源极和漏极间依旧有电流流过，栅极不再能够控制电流的通断，晶体管性能大打折扣，因“漏电”产生的热量亦增加了功耗。虽然该技术难题已在部分实验室利用碳化硅等新材料取得小规模突破，但尚未发展至可商业化的程度。

先进制程芯片的研发和制造成本高居不下，良率却越来越低。根据 IBS 和 Gartner 的预测，自进入先进制程时代以来，芯片的设计成本不断飙升，5nm 的总设计成本高达约 5 亿美元。EUV 光刻机、掩膜等价格随技术要求提升也不断增加，拉高了芯片代工成本。与此同时，小制程芯片的良率却越来越低。2023 年，有消息称台积电的 3nm 良率在 55%左右，腰斩的良率也使苹果为其 iPhone15Pro 中内置的 A17 处理器芯片谈下了更便宜的价格。根据韩国媒体 Chosunbiz 的消息，三星和台积电的 3nm 半导体良率均难以超过 60%。低良率显然增加了芯片的制造成本和销售压力。基于此，主流厂商转而企图利用先进的封装技术，以期在不牺牲小制程芯片高性能、小体积、低功耗的基础上降低成本，弥补先进制程前进的困难。

1.2. 封装技术的迭代规律提升本质是提高连接效率

封装技术的迭代过程实际是连接效率不断提高的过程。传统封装时代，封装采用通孔插装、表面贴装方式，引脚密度小、传输距离长、带宽小、电阻大，传输效率低下。 20 世纪 90 年代，焊球连接技术取代引线，增加了接触面积和引脚密度，减小了传输距离和电阻，芯片尺寸因此得到缩减。2000 年以后，正式进入先进封装时代。晶圆级封装缩小了芯片尺寸，RDL、中介层、TSV 等技术提升了芯片的堆栈密度和性能，Microbump 和混合键合技术进一步缩小了触点间距和堆栈高度。封装技术的迭代增加了引脚密度和带宽、缩小了传输距离和电阻，实际上提高了连接效率。

先进封装技术的本质目的为进一步增加连接效率。为实现小制程芯片通过将小体积晶体管高密度排布获得的多功能、大算力，先进封装技术聚焦增加芯片间的连接效率（减小信号延迟、功耗，提升传输速率），提升连接的紧密度。增加连接效率，一般通过缩小触点距离以增加触点密度，以及缩小芯片与芯片、芯片与基板间的距离两方面实现。先进封装技术主要有：重布线层技术(RDL)。芯片的 I/O 触点通常分布在边缘或四周，直接进行封装会因缺少引线或引线过于密集而导致连接受限。RDL 技术能够将裸片的触点重新布局到空间较为宽松的芯片中间，并使得接口处凸点面积更大、数量更多。当下的 RDL 技术能够将线距缩小至 1-10μm 的范围。

RDL 技术使芯片在封装后支持更多的引脚，以增加芯片的算力、芯片间的连接。该优势广泛体现在晶圆级封装(WaferLevelPackage)中。晶圆级封装主要分为扇入型晶圆级封装(Fan-inWLP)和扇出型晶圆级封装(Fan-outWLP)，扇入型晶圆级封装利用 RDL 在芯片原有区域增加了触点，扇出型晶圆级封装则使用环氧塑封材料适当拓展芯片面积，同时利用 RDL 进行触点的二维延伸。

RDL 技术能够代替中介层，从而缩小连接距离，提升传输速率。该技术能够在垂直堆叠封装时直接连接芯片和基板，为封装系统缩小减薄，提高集成度。台积电的 InFO(IntegratedFan-out)系列封装技术即体现了该优势。与传统的垂直堆叠先进封装技术（如 PoP 等）不同，InFO 没有使用硅中介层，而是在最底层逻辑芯片上进行了扇出塑封，并利用 RDL 技术在塑封区域布局上下连通的电路，以连接上层芯片和基板。该连接方式被称为 TIV(Through-InFO-Via)。InFO 首用于 iPhone7，并助力台积电收获苹果 A10 芯片的全部订单。

硅通孔技术(TSV)。为了缩小传输距离，人们使用堆叠芯片的方式进行封装。硅通孔技术通过将芯片的焊点打穿，并在通孔里填充金属材料（主要为铜），使芯片与芯片、芯片与基板实现垂直互连。比起传统的平铺芯片或者引线互连堆叠芯片，利用 TSV 的先进封装能够大幅缩小连接距离、提升连接效率。

硅通孔技术是实现 2.5D 及 3D 封装的关键解决方案。台积电的 CoWoS 封装中采用了大量 TSV 技术，其传输的高速和可靠性使之成为了 AI（如英伟达 A100、H100， AMDMI300）等高性能芯片的主流选择。

凸块技术(bumping)。该技术使用凸点(bump)代替传统引线，能够增加 I/O 触点密度，缩短传输距离。不同于要求焊盘分布于芯片四周的引线键合技术，面分布的凸点阵列允许 I/O 触点分布于芯片中间，大幅提高空间利用率和触点密度；利用倒装技术(FlipClip)和凸点垂直连接各芯片，也比引线键合的电路距离更短。凸块技术主要分为球栅阵列焊球(Ball-Grid-ArraySolderBall,BGAball,直径 0.25- 0.76mm)；倒装凸点(Flip-ChipSolderBump,FCBump)，也被称为可控塌陷芯片焊点 (ControlledCallapseChipConnectionsolderjoint,C4solderjoint,直径 100-150μm)；微凸点 (microbump, 直径可小至 2μm ）。连接凸点时通常利用热压键合技术 (ThermalCompressiveBonding)熔化焊球并使之冷却融合，并填入底部填充剂提高芯片机械性质。如今，微凸块的直径和间距仍在不断缩小。

混合键合技术(HybridBonding)能够解决接点间距(Pitch)缩小时出现的问题，进一步提升接点密度、提升连接效率。当接点间距微缩至 10 微米左右时，焊锡球尺寸过小，容易在加热熔化过程中完全反应变质，降低导电性能；植球回流过程中两相邻焊锡球容易碰触在一起，导致芯片失效。混合键合技术通过将芯片或晶圆平面上抛光后凹陷的 CuBump 进行退火处理，使得 Cu 略微膨胀，两平面完全贴合，以无凸点(Bumpless)的方式缩减连接距离、提升接点密度、散热能力、信号传输准确度，从而降低能耗、提升效率。相比微凸点，混合键合技术能使 I/O 引脚密度增加 5-10 倍。当下，混合键合技术主要用于晶圆级封装，在晶圆制造环节即设计铜触点连接两片晶圆，切割后成为一体化的封装模块。

台积电、三星、英特尔领衔发展混合键合技术。当前，台积电的 SoIC 技术、三星的 X-Cube 技术、英特尔的 FoverosDirect 技术均运用了铜对铜直接键合的方式。使用 SoIC 的 AMD 锐龙 75800X3D 游戏台式处理器和锐龙 7000X3D 卓越游戏处理器率先实现量产。

1.2.1. 技术难点主要在于精度不足

随着 I/O 触点密度的不断提升，先进封装对技术精密度的需求也不断提高。以 1.2 中三项核心技术为例，RDL 重布线层中电线距离、TSV 通孔距离和粗细、凸点直径和间距缩小，要求设计制造技术和设备的不断精进。以混合键合技术为例，由于触点平面需要完全接触，且触点距离极小（一般在 10 微米内），在设计环节即需要保证两平面触点的严格对应（误差不得超过 1 微米）。在制造环节，在铜材料沉积至裸片后，对其进行的化学机械抛光(CMP)需要保证铜表面非常光滑并适当凹陷，以保证平面在加热熔化后绝对贴合。在贴装环节，布满细密铜触点的裸片必须精确地瞄准，且不能掺杂灰尘颗粒。微型化、复杂化的芯片对封装过程中测试技术的精度要求也随之提升。芯片的结构愈发复杂，垂直堆叠封装使得芯片集成度提高，如果无法在封装期间及时检测出缺陷，会导致成本升高、良率降低。然而，多层结构、隐蔽电路、脆弱结构使得检测机器难以触达、保持元件的完好。下图列举的先进封装失效分析的挑战能够反映缺陷检验的困难。

1.2.2. 升级逻辑为增加连接效率、降低制造成本

先进封装技术升级改良方向主要有二：第一，通过增加连接密度、缩小连接距离或改善材料相关属性以提升连接效率。对于提升连接效率，增加连接密度、缩小连接距离的主要技术进展已在 1.2 讨论。当下改善触点及电路电器属性的代表技术有玻璃基板。相比有机基板，玻璃基板能够承受更高的工作温度，热膨胀系数与硅接近；有更高的平整度和结构稳定性；有更好的光学属性，有利于精细光刻。英特尔预计，玻璃基板在封装中的使用能够使连接密度增加 10 倍。

先进封装的另一技术发展方向为降低成本。先进封装对设计精度、制造设备等要求较高，故成本昂贵。为了提高先进封装的普及率，各厂商尝试减少材料用量、使用成本较低的材料及工艺以缓解成本压力。降低封装成本的代表技术有英特尔的 EMIB（嵌入式多芯片互连桥）。EMIB 属于 2.5D 封装，与传统 2.5D 工艺相比，EMIB 舍弃使用整块硅板作为硅中介层，代之以“硅桥”，仅在两个小芯片的堆栈之间嵌入硅制“桥梁”，减少硅用量；并利用基板中的垂直铜柱向上层芯片供电，减少昂贵的 TSV 技术的使用。当前，台积电的 InFO-LSI 和 CoWoS-L 技术也采取了相似方案。

2. 算力需求提升导致先进封装产能供不应求

2.1. 逻辑芯片为主要需求点，先进封装赋能高速计算

先进封装技术主要应用于提升逻辑芯片的算力。算力通常指芯片每秒可执行的计算任务数量。先进封装主要通过两方面提升逻辑芯片的算力。

第一，提升处理器集成度，从而提升处理器性能。先进封装使得多处理器间的连接更加快速紧密，因而并行处理数据或进行复杂计算的能力得以加强。比如 AppleM1Ultra 芯片采用硅中介层(SiliconInterposer)和硅桥(SiliconBridge)技术连接两块AppleM1Max 芯片，性能提升幅度较大。

第二，通过解决“内存墙”和“功耗墙”，以提升计算机算力。当下主流的计算机设备采用的是冯·诺伊曼架构，即中央处理器、存储器、控制器等互相分离、各司其职。指令和数据需要从同一存储器存取，并经由同一总线完成与处理器之间的传输。控制器发布运算指令后，计算机要先从存储器中调用所需数据至处理器，运算完成时再将结果传输至存储器。在冯·诺伊曼架构下，数据在存储器与处理器间反复读取，造成“内存墙”和“功耗墙”。一方面，当数据量较多时，处理器与存储器间的总线带宽(bandwidth) 有限，总线拥挤，数据传输延迟增大；另一方面，数据的反复传输会消耗大量功耗。英特尔的研究表明，当半导体工艺达到 7nm 时，数据搬运功耗高达 35pJ/bit，占总功耗的 63.7%。先进封装通过缩短处理器和存储器间的连接距离、提升连接效率，能够增加连接带宽，减小传输功耗。比如 AMD、海力士、英伟达主推的 HBM 内存技术，利用 TSV 和硅中介层等工艺垂直堆叠 DRAM 芯片，并将 CPU/GPU 与存储单元封装在一起。和传统显存 GDDR5 相比，HBM 带宽更高、面积更小（与 GPU 总面积减少超过 50%）、功耗更小（HBM2 的功耗减少超过 20%），因而性能更强，已成为先进高性能计算芯片的首选内存方案。

2.2. 算力供不应求，拉动先进封装需求增长

AI 大语言模型对算力的需求呈指数级增长。全球 AI 大预言模型主要采用 Transformer 模型架构。Transformer 模型是一种非串行的神经网络架构，最初被用于执行基于上下文的机器翻译任务。Transformer标志性地采用了“注意力层”(AttentionLayers) 结构，以词嵌入向量叠加位置编码作为输入，能够跟踪上下文位置的文本间关系，从而根据输入端文本及文本语料库预测出下文文本，具有能够并行运算、关注上下文信息、表达能力强等优势。

训练 Transformer 架构的大语言模型需要大规模的参数以及数据库、文本语料库。根据 OpenAI 发表的论文 LanguageModelsareFew-ShotLearners，参数量对语言模型的预测准确程度能够起到明显积极作用。在当下主流的大语言模型中，GPT-3 和 3.5 的参数量可达 175B，部分国内模型的参数量已远超此数。与此同时，训练模型利用的数据集规模也不断增长。根据 LifeArchitect 的估计数据，截至 2023 年 1 月，全球最大的大语言模型数据集前两名分别是 Pipermonorepo(Google)和 GPT-4(OpenAI)，规模为 86TB 和 40TB。

大语言模型的前期训练和后期推理应用所需算力与参数量及数据集规模成正相关关系，随参数和数据集规模迅猛增长。根据 OpenAI2012 年的测算，2012 年以来，最大的 AI 训练运行所使用的算力呈指数增长，每 3-4 个月增长一倍。2012-2018 年间，AI 训练运行所使用的算力已增长超 30 万倍（摩尔定律预测仅增长 7 倍）。2020 年的数据显示，训练一次 1746 亿参数的 GPT-3 模型需要的算力约为 3640PFlops/天，总训练成本为 1200 万美元，需要连续使用 1024 块英伟达 A100 芯片一个月，后续推理（日常运营）阶段所需算力更大。商汤科技联合创始人杨帆表示，ChatGPT5.0 的训练量对应到算力，约等效于 5 万块的英伟达 H100 芯片。

国内 AI 模型不断涌现，智能算力需求持续提升，短期内 AI 算力仍旧供不应求。需求方面，根据量子位智库的估测，一万枚英伟达 A100 芯片是做好 AI 大模型的算力门槛，国内新入局 AI 行业企业众多（AI 大模型、MaaS、云计算等），而具备此量级的企业最多只有 1 家，GPU 芯片持有量超过一万枚的企业不超过 5 家，企业增购高性能 GPU 需求旺盛。《智能计算中心创新发展指南》指出，在智算中心实现 80%应用水平的情况下，城市/地区对智算中心的投资可带动人工智能核心产业增长约 2.9-3.4 倍，带动相关产业增长约 36-42 倍，发展弹性明显。IDC 估计，至 2026 年，国内智能算力规模可达 1271.4EFLOPS，约为 2023 年的 3 倍。供给方面，GPU 主要厂商英伟达产能明显不足以满足市场需求。根据 36 氪在 2023 年 8 月的数据，在各巨头的抢购下，英伟达 H100 在非官方渠道上的溢价高达 25%，23Q3 订购的 H100 需要 24Q1 或 Q2 才能提货。2023 年 8 月，根据外媒报道，英伟达计划将 H100 加速卡（GH100 芯片）的产能拉高至少 3 倍，预测 2024 年出货量将介于 150-200 万颗之间。

智算芯片供应缺口明显，瓶颈在于先进封装产能，国产化替代先进封装产业链空间广阔。目前，提高芯片算力高度依赖 CoWoS、HBM 等先进封装技术。根据TheInsightPartners 的估测，2020 年，先进封装占据半导体封装市场 40%的份额，到 2030 年，该份额将达到 60%（整理主流 AI 芯片使用到的先进封装技术）。先进封装产能紧张直接限制高性能芯片出货量。2023 年 9月，台积电董事长刘德音表示，过去一年内 CoWoS 的需求量增加了 2 倍，台积电只能尽量满足客户 80%的需求。根据 Quartz 的报道，CoWoS 的产能缺口成为 H100 的供应瓶颈，一些服务器制造商需要等待六个月才能提货。另一方面，先进封装设备国产化率较低。根据 MIRDATABANK 的数据，2021 年中国大陆主流半导体封装设备划片机、贴片机、引线键合机国产化率均不足 5%，产业链国产替代空间广阔。

3. 国内外封装厂企业加速扩产

3.1. 技术及订单承接方面晶圆厂具有较强优势

先进封装对精度要求高，高度依赖晶圆制造技术、与芯片设计环节的协同，故行业壁垒高，晶圆代工厂或 IDM 厂比封测厂商更具优势。为了提高连接效率，先进封装的元件连接非常紧密，晶圆级封装的 3D 堆叠触点间距可达 10 微米。2021 年，台积电将其 2.5D 和 3D 封装产品合并为品牌 3DFabric，并将先进封装进一步划分为“前段”（芯片堆栈技术，如 CoW 和 WoW）和“后段”（外部导线分布技术）技术，模糊了晶圆制造和封装环节的界线。这是因为先进封装偏向于前段晶圆制造（光刻、刻蚀、沉积、减薄等）技术，且需要从芯片设计开始紧密沟通协作，相比 OSAT 厂，Fab 厂和 IDM 厂更有技术和硬件优势。例如，重布线层(RDL)、硅通孔(TSV)、混合键合(HB)需要在裸晶本体上进行线路设计、刻蚀、电镀；硅桥(SiBridge)、硅中介层(interposer)需要利用硅质原件连接裸晶或芯片；晶圆级封装(WLP)需要先精确对应两块晶圆位置、封装整块晶圆，再切割成芯片。因此，龙头 IDM 或晶圆代工厂均依靠自身技术积累开拓先进封测业务，推进制造封测一体化，代表有台积电、英特尔、三星。

与上游晶圆厂的合作紧密程度成为先进封装行业除技术之外的壁垒之一。英特尔、台积电、三星凭借其晶圆厂在前道环节的优势，主导了先进封装领域的技术路线和订单分配，OSAT 工厂只能分担此类厂商的产能压力或供应先进封装的低端环节。因此，除技术外，OSAT 厂商需要与上游厂商密切合作以获取先进封装订单。

3.2. 海外厂商积极扩产，扩产周期约 2-3 年

目前，先进封装需求高增，产能紧缺，各海外龙头加大扩产力度，但扩产普遍难度大、周期长。以台积电为代表的晶圆代工厂，英特尔、三星为代表的 IDM 厂商，以及以日月光为主的 OSAT 厂商纷纷增加先进封装产线。先进封装上游设备供应不足等原因导致扩产速度较慢，新建工厂普遍需要 2-3 年才能量产。台积电采购的 CoWoS 设备需要超过 6 个月才能交付，先进封测七厂预计至 2027 年 Q3 才能量产。短期内先进封装产能缺口无法解决，将持续制约高算力芯片出货量。

3.3. 国内公司加速布局先进封装，关注长电、通富、甬矽等

国内龙头正在积极布局先进封装领域，代表有长电科技、通富微电等。国内先进封装产业起步较晚，技术较为落后，主要承接高性能芯片封装的后道工艺。近年高性能芯片封装产能缺口加大，国内封测厂纷纷布局先进封装。国内龙头长电科技聚焦 XDFOI 新技术、2.5D/3D 技术的量产；通富微电利用与 AMD 的密切关系及自身 Chiplet 技术优势扩产消化高端 CPU、GPU 封装产能，现已涉及 AMDMI300 的封装；甬矽电子积极研发 Bumping、RDL 等技术，展望 Fan-in/Fan-out,2.5/3D 晶圆级封装，并大幅建厂扩产，营收增长空间广阔。先进封装国产替代发展空间大，看好国内龙头。

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